전계 효과 트랜지스터 (FET)

그만큼 전계 효과 트랜지스터 (FET)는 전기장 전류의 흐름을 조절하는 데 사용됩니다. 이를 구현하기 위해 디바이스의 게이트 및 소스 단자에 전위차가 적용되어 드레인과 소스 단자 사이의 전도도가 변경되어 제어 된 전류가 이러한 단자에 흐르게됩니다.

FET는 단극 트랜지스터 단일 캐리어 유형 장치로 작동하도록 설계 되었기 때문입니다. 다양한 유형의 전계 효과 트랜지스터를 사용할 수 있습니다.

상징

n 채널 및 p 채널 JFET의 그래픽 기호는 다음 그림에서 시각화 할 수 있습니다.

n- 채널 장치의 안쪽을 가리키는 화살표 표시가 I의 방향을 나타냅니다._지(게이트 전류)는 p-n 접합이 순방향 바이어스되었을 때 흐릅니다.

p- 채널 장치의 경우 화살표 기호 방향의 차이를 제외하고 조건은 동일합니다.

FET와 BJT의 차이점

전계 효과 트랜지스터 (FET)는 BJT 트랜지스터를 크게 보완하는 광범위한 회로 응용 제품을 위해 설계된 3 단자 장치입니다.

BJT와 JFET 사이에 상당한 차이가 있지만 실제로는 몇 가지 매칭 특성이 있으며 다음 논의에서 설명 할 것입니다. 이 장치들 사이의 주요 차이점은 그림 5.1a에 표시된 것처럼 BJT가 전류 제어 장치이고 JFET 트랜지스터는 그림 5.1b에 표시된 전압 제어 장치라는 것입니다.

간단히 말해서 현재 I_씨그림 5.1a에서 I 수준의 즉각적인 기능입니다._비. FET의 경우 전류 I는 전압 V의 함수입니다._GS그림 5.1b에 설명 된대로 입력 회로에 제공됩니다.

두 경우 모두 출력 회로의 전류는 입력 회로의 매개 변수에 의해 제어됩니다. 한 상황에서는 전류 레벨이고 다른 상황에서는 적용된 전압입니다.

바이폴라 트랜지스터 용 npn 및 pnp와 마찬가지로 n 채널 및 p 채널 전계 효과 트랜지스터를 찾을 수 있습니다. 그러나 BJT 트랜지스터는 전도 수준이 두 개의 전하 캐리어, 전자 및 정공의 함수임을 나타내는 접두사 bi- 인 바이폴라 장치라는 것을 기억해야합니다.

반면에 FET는 단극 장치 전자 (n 채널) 또는 정공 (p 채널) 전도에만 의존합니다.

'전계 효과'라는 문구는 다음과 같이 설명 할 수 있습니다. 우리 모두는 물리적 접촉없이 금속 파일링을 자석쪽으로 끌어 당기는 영구 자석의 힘을 알고 있습니다. FET 내부에서 비슷한 방식으로 전기장은 제어 수량과 제어 수량 사이에 직접적인 접촉없이 출력 회로의 전도 경로에 영향을 미치는 기존 전하에 의해 생성됩니다. 아마도 FET의 가장 중요한 기능 중 하나는 높은 입력 임피던스입니다.

크기가 1에서 수백 메가 옴에 이르는 BJT 구성의 일반 입력 저항 범위를 크게 능가합니다. 이는 선형 AC 증폭기 모델을 개발하는 동안 매우 중요한 속성입니다.

그러나 BJT는 입력 신호의 변화에 ​​대해 더 큰 민감도를 전달합니다. 즉, 출력 전류의 변화는 일반적으로 입력 전압에서 동일한 양의 변화에 ​​대해 FET보다 BJT에서 훨씬 더 큽니다.

이 때문에 BJT 증폭기의 표준 AC 전압 이득은 FET에 비해 훨씬 더 높을 수 있습니다.

일반적으로 FET는 BJT보다 열적으로 훨씬 더 탄력적이며 BJT에 비해 구조가 더 작기 때문에 집적 회로 (I_씨)작은 조각.

반면에 일부 FET의 구조적 특성은 BJT보다 물리적 접촉에 더 민감 할 수 있습니다.

더 많은 BJT / JFET 관계

• BJT V의 경우_있다= 0.7V는 구성 분석을 시작하는 데 중요한 요소입니다.
• 마찬가지로 매개 변수 I_지= 0 A는 일반적으로 JFET 회로 분석을 위해 가장 먼저 고려되는 사항입니다.
• BJT 구성의 경우_비결정해야하는 첫 번째 요소 인 경우가 많습니다.
• 마찬가지로 JFET의 경우 일반적으로 V_GS.

이 기사에서는 JFET 또는 접합 전계 효과 트랜지스터에 초점을 맞추고, 다음 기사에서는 금속 산화물 반도체 전계 효과 트랜지스터 또는 MOS-FET에 대해 설명합니다.

JFET의 구성 및 특성

앞서 배운 것처럼 JFET에는 3 개의 리드가 있습니다. 그중 하나는 다른 둘 사이의 전류 흐름을 제어합니다.

BJT와 마찬가지로 JFET에서도 n 채널 장치가 p 채널 장치보다 더 두드러지게 사용됩니다. n 장치는 p 장치에 비해 더 효율적이고 사용자 친화적 인 경향이 있기 때문입니다.

다음 그림에서 n 채널 JFET의 기본 구조 또는 구성을 볼 수 있습니다. n- 타입 컴포지션이 p- 타입 레이어에 걸쳐 주 채널을 형성하는 것을 볼 수 있습니다.

n 형 채널의 윗부분은 드레인 (D)이라는 단자와 옴 접촉을 통해 연결되고, 동일한 채널의 아랫 부분도 소스 (S)라는 다른 단자와 옴 접촉을 통해 연결됩니다.

두 개의 p 형 재료는 게이트 (G)라고하는 터미널과 함께 연결됩니다. 본질적으로 드레인 및 소스 단자가 n 형 채널의 끝에 결합되어 있음을 알 수 있습니다. 게이트 터미널은 한 쌍의 p- 채널 재료에 결합됩니다.

jfet에 적용되는 전압이 없으면 두 개의 p-n 접합에는 바이어스 조건이 없습니다. 이 상황에서 위의 그림에 표시된 것처럼 각 접합에는 공핍 영역이 존재하며 바이어스가없는 다이오드 p-n 영역과 매우 유사합니다.

물 비유

JFET의 작동 및 제어 작동은 다음과 같은 물 비유를 통해 이해할 수 있습니다.

여기서 수압은 드레인에서 소스로 향하는 적용된 전압 크기와 비교할 수 있습니다.

물의 흐름은 전자의 흐름과 비교할 수 있습니다. 수도꼭지의 입구는 JFET의 소스 단자를 모방하고 물이 들어가는 수도꼭지의 윗부분은 JFET의 배수를 나타냅니다.

탭 노브는 JFET의 게이트처럼 작동합니다. 입력 전위의 도움으로 탭 손잡이가 입 구멍의 물 흐름을 제어하는 ​​것처럼 드레인에서 소스로의 전자 흐름 (전하)을 제어합니다.

JFET 구조에서 드레인과 소스 단자가 n 채널의 반대쪽 끝에 있음을 알 수 있으며 용어가 전자 흐름을 기반으로하므로 다음과 같이 작성할 수 있습니다.

V_GS= 0V, V_DS긍정적 인 가치

그림 5.4에서 우리는 양의 전압 V를 볼 수 있습니다._DSn 채널에 적용됩니다. 게이트 터미널은 소스에 직접 연결되어 조건 V를 생성합니다._GS= 0V. 이를 통해 게이트와 소스 단자가 동일한 전위에있을 수 있고 바이어스가없는 상태에서 위의 첫 번째 다이어그램에서 볼 수있는 것과 똑같이 각 p- 재료의 하단 공핍 영역이 생성됩니다.

전압 V_DD(= V_DS)가 적용되면 전자가 드레인 단자쪽으로 당겨져 그림 5.4에 표시된 것처럼 기존의 전류 ID 흐름을 생성합니다.

전하 흐름의 방향은 드레인과 소스 전류의 크기가 같다는 것을 보여줍니다 (I_디= 나_에스). 그림 5.4에 묘사 된 조건에 따라 전하의 흐름은 제한되지 않고 드레인과 소스 사이의 n 채널 저항에 의해서만 영향을받습니다.

공핍 영역이 두 p 형 재료의 상단 부분 주변에서 더 큰 것을 볼 수 있습니다. 이 영역의 크기 차이는 그림 5.5를 통해 이상적으로 설명됩니다. n 채널에서 균일 한 저항을 갖는 것을 상상해 봅시다. 이것은 그림 5.5에 표시된 섹션으로 나눌 수 있습니다.

현재 나는_디같은 그림에서 지적한대로 채널을 통해 전압 범위를 구축 할 수 있습니다. 결과적으로 p- 타입 재료의 상부 영역은 약 1.5V 수준으로 역방향 바이어스되고, 하위 영역은 0.5V만큼 역방향 바이어스됩니다.

p-n 접합이 전체 채널을 따라 역 바이어스되는 지점은 동일한 그림에 표시된대로 0 암페어의 게이트 전류를 발생시킵니다. 나로 이끄는이 특성_지= 0 A는 JFET의 중요한 특성입니다.

V로_DS전위는 0에서 몇 볼트로 증가하고 전류는 옴의 법칙과 I의 플롯에 따라 증가합니다._디5 행_DS그림 5.6에서 입증 된 것처럼 보일 수 있습니다.

플롯의 비교 직진도는 V의 낮은 값 영역에 대해_DS, 저항은 기본적으로 균일합니다. V로_DS그림 5.6에서 VP로 알려진 레벨이 상승하고 가까워지면 그림 5.4에서와 같이 공핍 영역이 넓어집니다.

이로 인해 채널 폭이 분명히 낮아집니다. 전도 경로가 감소하면 저항이 증가하여 그림 5.6의 곡선이 나타납니다.

곡선이 수평이 될수록 저항이 높아져 저항이 수평 영역에서 '무한'옴을 향해 가고 있음을 나타냅니다. 때 V_DS그림 5.7에 표시된 것처럼 두 고갈 영역이 '접촉'할 수있는 것처럼 보일 정도로 증가하면 핀치 오프 (pinch-off)로 알려진 상황이 발생합니다.

V_DS이 상황을 개발하는 것은 핀치 오프 전압이며 V로 상징됩니다._피그림 5.6에 제시된대로. 일반적으로 핀치 오프라는 단어는 현재 I를 의미하기 때문에 오해의 소지가 있습니다._디그림 5.6에서 입증 된 바와 같이, 이것은이 경우 거의 분명하게 보이지 않습니다. 나는_디I로 특성화 된 채도 수준을 유지합니다._DSS그림 5.6에서.

진실은 매우 작은 채널이 계속 존재하며 전류가 상당히 집중되어 있다는 것입니다.

ID가 떨어지지 않는 지점 핀치 오프 그리고 그림 5.6에 표시된 채도 수준을 유지합니다. 다음과 같은 증거로 확인됩니다.

드레인 전류가 없기 때문에 p-n 접합을 따라 변화하는 역 바이어스 양을 결정하기 위해 n 채널 재료를 통해 다양한 전위 레벨의 가능성을 제거합니다. 최종 결과는 트리거 된 고갈 영역 분포의 손실입니다. 핀치 오프 시작하기.

V를 늘리면_DSV 이상_피, 두 공핍 영역이 서로 만나게 될 근접 접촉 영역은 채널을 따라 길이가 증가합니다. 그러나 ID 레벨은 본질적으로 변경되지 않습니다.

따라서 순간 V_DSV보다 높다_피, JFET는 전류 소스의 특성을 획득합니다.

그림 5.8에서 입증 된 바와 같이 JFET의 전류는 I에서 결정됩니다._디= 나_DSS, 그러나 전압 V_DS연결된 부하에 의해 VP보다 높게 설정됩니다.

IDSS 표기법의 선택은 게이트에서 소스로의 단락 회로 링크가있는 드레인에서 소스로의 전류라는 사실을 기반으로합니다.

추가 조사는 다음과 같은 평가를 제공합니다.

나는_DSSJFET의 가장 높은 드레인 전류이며 조건 V에 의해 설정됩니다._GS= 0V 및 V_DS> | 부사장 |.

그림 5.6 V에서_GS곡선의 전체 스트레치에 대해 0V입니다. 다음 섹션에서는 Fig 5.6 속성이 V의 레벨에 영향을 미치는 방법을 배웁니다._GS다양합니다.

V_GS <0V

게이트와 소스에 적용되는 전압은 JFET 동작을 제어하는 ​​VGS로 표시됩니다.

BJT의 예를 들어 보면 I의 곡선처럼_씨대 V_이I의 다양한 수준에 대해 결정됩니다._비, 마찬가지로 I의 곡선_디대 V_DS다양한 레벨의 V_GSJFET 대응 물에 대해 생성 할 수 있습니다.

이를 위해 게이트 단자는 소스 전위 레벨 아래에서 계속 낮은 전위로 설정됩니다.

아래 그림 5.9를 참조하면 감소 된 V를 위해 게이트 / 소스 단자에 -1V가 적용됩니다._DS수평.

음의 전위 바이어스 V의 목적_GSV의 상황과 유사한 고갈 지역을 개발하는 것입니다._GS= 0, 그러나 상당히 감소 된 V_DS.

이것은 게이트가 낮은 레벨의 V로 포화 점에 도달하게합니다._DS그림 5.10 (V_GS= -1V).

I에 해당하는 채도 수준_디감소 할 수 있으며 실제로 V만큼 감소합니다._GS더 부정적입니다.

그림 5.10에서 핀치 오프 전압이 V로 포물선 모양으로 떨어지는 방식을 명확하게 볼 수 있습니다._GS점점 더 부정적입니다.

마지막으로 V_GS= -V_피, 결국 0mA가되는 포화 레벨을 설정하기에 충분히 음수가됩니다. 이 수준에서 JFET는 완전히 '꺼집니다'.

V의 수준_GS내가 원인_디0mA에 도달하는 것은 V_GS= V_피, 여기서 V_피n 채널 장치의 경우 음의 전압이고 p 채널 JFET의 경우 양의 전압입니다.

일반적으로 다음을 보여주는 대부분의 JFET 데이터 시트를 찾을 수 있습니다. 핀치 오프 V로 지정된 전압_{GS (꺼짐)}V 대신_피.

위 그림에서 핀치 오프 궤적의 오른쪽 영역은 왜곡없는 신호를 얻기 위해 선형 증폭기에서 일반적으로 사용되는 위치입니다. 이 지역은 일반적으로 정전류, 포화 또는 선형 증폭 영역.

전압 제어 저항기

같은 그림에서 핀치 오프 궤적의 왼쪽에있는 영역을 옴 영역 또는 전압 제어 저항 영역.

이 영역에서 장치는 실제로 적용된 게이트 / 소스 전위를 통해 저항이 제어되는 가변 저항 (예 : 자동 이득 제어 애플리케이션)으로 작동 할 수 있습니다.

V에 대한 JFET의 드레인 / 소스 저항을 나타내는 각 곡선의 기울기를 확인할 수 있습니다._DS 피적용된 V의 함수입니다._GS가능성.

음의 전위로 VGS를 높이면 각 곡선의 기울기가 점점 더 수평이되어 비례 적으로 증가하는 저항 수준을 나타냅니다.

다음 방정식을 통해 VGS 전압에 대한 저항 수준에 대한 좋은 초기 근사치를 얻을 수 있습니다.

p- 채널 JFET 작동

p- 채널 JFET의 내부 레이아웃 및 구성은 아래와 같이 p- 및 n- 유형 재료 영역이 반전된다는 점을 제외하면 n- 채널 대응과 정확히 동일합니다.

전류 흐름의 방향은 전압 VGS 및 VDS의 실제 극성과 함께 역으로 볼 수도 있습니다. p- 채널 JFET의 경우, 채널은 게이트 / 소스에서 증가하는 포지티브 전위에 대한 응답으로 제한됩니다.

V에 대한 이중 첨자가있는 표기법_DSV에 대해 음의 전압이 발생합니다._DS, 그림 5.12의 특성에서 볼 수 있습니다. 여기에서 내가 찾을 수 있습니다_DSS6mA에서, V에서 핀치 오프 전압_GS= + 6V.

V에 대한 마이너스 기호의 존재로 인해 당황하지 마십시오._DS. 소스가 드레인보다 더 높은 잠재력을 가지고 있음을 나타냅니다.

높은 V에 대한 곡선이_DS수준은 제한없이 보이는 값으로 갑자기 상승합니다. 수직으로 표시된 상승은 고장 상황을 상징하며, 이는이 시점에서 채널 장치를 통과하는 전류가 외부 회로에 의해 전적으로 제어됨을 의미합니다.

이것은 n 채널 장치의 경우 그림 5.10에서 명확하지 않지만 충분히 높은 전압에서 가능성이있을 수 있습니다.

이 영역은 V_{DS (최대)}장치의 데이터 시트에서 기록되며 장치는 실제 V_DS값이 V에 대해이 표시된 값보다 낮습니다._GS.