그만큼 조합 회로 어떤 종류의 기억도 사용하지 마십시오. 따라서 입력의 이전 위치에는 회로의 현재 상황에 대한 결과가 포함되지 않습니다. 순차 회로에는 메모리가 포함되어 있으므로 출력은 입력에 따라 달라 지므로 입력에 따라 출력이 변경 될 수 있습니다. 이러한 회로의 작동은 이전 회로 입력, CLK, 메모리 및 출력을 활용하여 수행 할 수 있습니다. 이 기사에서는 마스터-슬레이브 플립 플롭의 개요를 설명합니다. 하지만이 플립 플롭에 대해 알아보기 전에 다음의 기본 사항을 알아야합니다. 플립 플롭 SR 플립 플롭 및 JK 플립 플롭과 같습니다.
마스터-슬레이브 플립 플롭이란 무엇입니까?
기본적으로 이러한 유형의 플립 플롭은 직렬로 연결하여 두 개의 JK FF로 설계 할 수 있습니다. 이 FF 중 하나, 하나의 FF는 마스터로 작동하고 다른 FF는 슬레이브로 작동합니다. 이러한 FF의 연결은 이와 같이 수행 될 수 있으며 마스터 FF 출력은 슬레이브 FF의 입력에 연결될 수 있습니다. 여기서 슬레이브 FF의 출력은 마스터 FF의 입력에 연결될 수 있습니다.
이 유형의 FF에서 인버터 두 개의 FF에 추가로 사용됩니다. 인버터 연결은 반전 된 CLK 펄스가 슬레이브 FF에 연결될 수있는 방식으로 수행 될 수 있습니다. 즉, 마스터 FF에 대해 CLK 펄스가 0이면 슬레이브 FF에 대해 CLK 펄스가 1이됩니다. 마찬가지로 CLK 펄스가 마스터 FF에 대해 1 일 때 CLK 펄스는 슬레이브 FF에 대해 0이됩니다.
마스터-슬레이브-플립-플롭-회로
마스터-슬레이브 FF 작동
CLK 펄스가 1을 의미하는 하이가 될 때마다 슬레이브를 분리 할 수 있으며 J & K와 같은 입력은 시스템의 상태를 변경할 수 있습니다.
슬레이브 FF는 CLK 펄스가 0이 될 때까지 분리 될 수 있습니다. CLK 펄스가 다시 낮은 상태가 될 때마다 데이터는 마스터 FF에서 슬레이브 FF로 전송되고 마지막으로 o / p를 얻을 수 있습니다.
처음에 마스터 FF는 포지티브 레벨에서 트리거되는 반면 슬레이브 FF는 네거티브 레벨에서 트리거됩니다. 이러한 이유로 마스터 FF가 먼저 응답합니다.
J = 0 & K = 1이면 마스터 FF 'Q'의 출력이 슬레이브 FF의 입력 K로 가고 CLK는 슬레이브 FF를 RST (리셋)로 강제 실행하므로 슬레이브 FF가 마스터 FF를 복사합니다.
J = 1 & K = 0이면 마스터 FF 'Q'의 입력 J가 슬레이브 FF로 이동하고 CLK의 음의 전환이 슬레이브 FF를 설정하고 마스터를 복사합니다.
J = 1 & K = 1이면 CLK의 양의 전환을 전환하므로 슬레이브는 CLK의 음의 전환을 전환합니다.
J와 K가 모두 0이면 FF는 고정 될 수 있고 Q는 움직일 수 없습니다.
타이밍 다이어그램
- 마스터의 CLK 펄스 및 o / p가 모두 높으면 CLK 저장 상태로 인해 낮습니다.
- 현재 마스터의 o / p는 CLK 펄스가 한 번 더 하이로 바뀌면서 로우로 바뀌고 CLK가 다시 하이로 바뀔 때까지 로우 상태를 유지합니다.
- 따라서 토글 링은 CLK주기 동안 발생합니다.
마스터 슬레이브 FF의 타이밍 다이어그램
- CLK 펄스가 1 일 때마다 마스터는 설정되지만 슬레이브가 아니므로 슬레이브 o / p는 CLK가 1로 유지 될 때까지 '0'으로 유지됩니다.
- CLK가 낮 으면 슬레이브가 작동하고 CLK가 다시 '0'이 될 때까지 '1'을 유지합니다.
- O / P가주기 내에서 한 번 변경되는 동안 전체 절차에서 토글이 발생합니다.
- 이것은 CLK 신호 타이밍을 가진 데이터만을 전달하기 때문에이 플립 플롭을 동기식 장치로 만듭니다.
따라서 이것은 마스터-슬레이브에 관한 모든 것입니다. 플립 플롭 . 위의 정보를 통해 마지막으로이 FF는 마스터와 슬레이브라는 두 개의 FF로 구성 될 수 있다는 결론을 내릴 수 있습니다. 하나의 FF가 마스터 회로처럼 작동하면 CLK 펄스의 리딩 에지에서 활성화됩니다. 마찬가지로 다른 FF가 슬레이브 회로처럼 작동하면 CLK 펄스의 하강 에지에서 활성화됩니다.
