4x4 배열 승수 및 그 작동 원리

문제를 제거하기 위해 도구를 사용해보십시오





승수는 다양한 디지털 신호 처리 및 기타 응용 분야에서 사용됩니다. 현재 기술의 발전으로 인해 많은 연구자들은 더 나은 성능을 위해 주로 설계 요소에 집중했습니다. 설계 목표 중 일부는 – 고속, 정확성, 낮은 전력 소비, 레이아웃의 규칙 성, 더 적은 영역입니다. DSP 프로세서에는 다음과 같은 다양한 계산 블록이 있습니다. 멀티플렉서, 가산기, . 이러한 블록의 작동 및 실행 속도는 이전 버전과 비교할 때 향상되었습니다. 승수의 실행 속도는 두 가지 요인에 따라 달라집니다. 반도체 기술 및 승수 아키텍처. 가산기는 디지털 멀티플렉서의 기본 구성 요소로, 일련의 반복 추가를 수행하여 승수 연산의 속도를 높이려면 가산기의 작동 속도를 높여야합니다. 중요한 지연 경로와 프로세서의 성능이 승수에있는 많은 디지털 신호 처리 응용 프로그램이 있습니다. 4x4 배열 승수는이 기사에서 설명하는 고급 승수 인 여러 유형의 승수가 있습니다.

4x4 배열 승수에서 곱셈 체계

두 가지 유형의 곱셈 체계가 있습니다.




직렬 곱셈 (Shift– 더하기) : 직렬 곱셈 연산은 부분 곱을 찾은 다음 부분 곱을 함께 더하여 해결할 수 있습니다. 구현은 단순한 아키텍처로 원시적입니다.

병렬 곱셈 : 병렬 제품은 병렬 곱셈으로 동시에 생성되고 고성능 머신 병렬 구현이 적용되며 지연 시간이 최소화됩니다.



곱셈 알고리즘

곱셈 과정에는 세 가지 주요 단계가 있습니다.

  • 부분 제품 생성
  • 부분 제품 감소
  • 최종 추가.

일반적인 곱셈 방법은 '추가 및 이동'알고리즘입니다. N 비트 곱셈기에 대한 곱셈 알고리즘은 다음과 같습니다.


4x4 곱하기

4x4 곱하기

4-4-곱하기 1

4 – x – 4 – 곱셈 1

예 -2

예 -2

부분 제품은 AND 게이트를 사용하여 생성됩니다.

  • 곱셈 = N 비트
  • 승수 = M 비트
  • 부분 제품 = N * M.

16 비트 곱을 생성하는 두 8 비트 숫자의 곱셈입니다.

덧셈 방정식은 다음과 같습니다.

P (m + n) = A (m). B (n) = i = 0 m-1∑ j = 0n-1∑ ai bj 2i + j ……. 1

A, B = 8 비트

곱셈의 단계

다음은 모든 곱셈 단계입니다.

  • Multiplier의 LSB가 '1'인 경우. 그런 다음 곱셈기를 누산기에 추가합니다. 곱셈기 비트는 오른쪽으로 1 비트 이동하고 곱셈 비트는 왼쪽으로 1 비트 이동합니다.
  • 승수의 모든 비트가 0이면 중지합니다.
  • 일부 제품이 연속적으로 추가되면 하드웨어가 덜 사용됩니다. 병렬 승수로 모든 PP를 더할 수 있습니다. 그러나 압축 기술을 사용하여 추가를 수행하기 전에 부분 제품의 수를 줄일 수 있습니다.

다양한 유형의 승수

다양한 유형의 승수는 다음과 같습니다.

부스 승수

부스 배수의 기능은 다음과 같이 표현되는 2 개의 부호있는 이진수를 곱하는 것입니다. 2의 보수 형태. 부스 배율기의 장점은 최소 복잡도이며 곱셈 속도가 빨라집니다. 부스 배율기의 단점은 전력 소비가 높다는 것입니다.

조합 승수

조합 승수는 두 개의 부호없는 이진수의 곱셈을 수행합니다. 조합 승수의 장점은 중간 제품을 쉽게 생성 할 수 있다는 것입니다. 조합 승수의 주된 단점은 넓은 영역을 차지한다는 것입니다.

순차 승수

곱셈은 ​​일련의 단계로 나뉘며 생성 된 부분 곱이 누산기 부분 합계에 더 해지면 이제 다음 단계로 이동합니다. 이것의 장점은 더 적은 면적을 차지한다는 것입니다. 순차 승수의 단점은 느린 프로세스라는 것입니다.

월리스 트리 승수

부분 제품 수를 줄이고 부분 제품 추가를 위해 캐리 선택 가산기를 사용합니다. Wallace 트리 승수의 장점은 고속 및 중간 복잡한 설계입니다. Wallace 트리 배율의 주요 단점은 레이아웃 디자인이 불규칙하고 더 넓은 영역을 차지한다는 것입니다.

배열 승수

승수 회로는 시프트 추가 알고리즘을 기반으로합니다. 배열 승수의 주요 장점은 설계가 간단하고 모양이 규칙적이라는 것입니다. 어레이 멀티 플라이어의 단점은 지연이 높고 전력 소비가 높다는 것입니다.

승수 이동 및 추가

X = Multiplicand Y = Multiplier A = Accumulator, Q = Quotient 인 배열 승수 흐름 채팅에서 수학에서 수행하는 일반적인 승산 과정과 유사합니다. 먼저 Q가 1이면 1인지 아니면 아니오인지 확인하고 1이면 A와 B를 더하고 A_Q 산술 오른쪽으로 이동합니다. 그렇지 않으면 1이 아니면 A_Q 산술 오른쪽으로 직접 이동하고 N을 1만큼 감소시킵니다. 다음 단계에서 N이 0인지 확인합니다. 또는 아니오. 0이 아닌 N이 Q = 0 단계부터 반복되면 프로세스를 종료합니다.

shift-and-add-multiplier

shift-and-add-multiplier

4x4 배열 승수의 구성 및 작동

배열 Multiplier의 설계 구조는 규칙적이며 시프트 추가 알고리즘 원리를 기반으로합니다.

부분 곱 = 곱셈 * 곱셈 비트 ………. (2)

AND 게이트가 제품에 사용되는 경우 합계는 전체 가산기와 반 가산기를 사용하여 수행되며 부분 제품은 비트 순서에 따라 이동됩니다. n * n 배열 승수에서 n * n AND 게이트는 부분 곱을 계산하고 부분 곱의 추가는 n * (n – 2) 완전 가산기와 n 반 가산기를 사용하여 수행 할 수 있습니다. 표시된 4x4 어레이 승수에는 8 개의 입력과 8 개의 출력이 있습니다.

4x4 배열 승수

4x4 배열 승수

4x4 배열 승수의 빌딩 블록

완전 가산기에는 3 개의 입력 라인과 2 개의 출력 라인이 있으며, 여기서이를 배열 승수의 기본 구성 요소로 사용합니다. 다음은 4x4 배열 승수의 예입니다. 가장 왼쪽 비트는 부분 곱의 LSB 비트입니다.

가산기 블록 다이어그램

가산기 블록 다이어그램

배열 승수 블록 다이어그램

배열 승수 블록 다이어그램

맨 오른쪽 비트는 부분 곱의 MSB 비트입니다. 부분 곱은 이제 곱셈에서 왼쪽으로 이동되고 최종 결과를 얻기 위해 더해집니다. 이 프로세스는 추가를 위해 두 개의 부분 제품이 나오지 않을 때까지 반복됩니다.

4x4 곱하기 -1

4x4 곱하기 -1

4x4 논리 다이어그램-배열-승수

4x4 논리 다이어그램 – 배열 – 승수

a0, a1, a2, a3 및 b0, b1, b2, b3이 Multiplicand 및 Multiplier 인 경우 모든 제품의 합계는 부분 제품이며 부분 제품의 합계 결과는 제품입니다.

4x4 어레이 승수의 경우 16 개의 AND 게이트, 4 개의 HA (Half Adder), 8 개의 Full Adder (FA)가 필요합니다. 총 12 개의 가산기.

4x4 어레이 배율기의 장점

배열 승수의 장점은 다음과 같습니다.

  • 최소한의 복잡성
  • 쉽게 확장 가능
  • 용이하게 파이프 라인
  • 규칙적인 모양, 쉬운 배치 및 경로

4 × 4 어레이 배율기의 단점

배열 승수의 단점은 다음과 같습니다.

4x4 어레이 배율기의 응용

배열 승수의 응용 프로그램이 나열되어 있습니다.

  • 배열 승수를 사용하여 산술 연산 , 필터링, 푸리에 변환, 이미지 코딩 등.
  • 고속 작동.

따라서 이것은 모두 약 4 × 4입니다. 배열 승수 추가 및 시프트 원리를 기반으로 한 고급 승수 인 Verilog를 사용하여 구현할 수있는 논리 게이트를 더 많이 사용하더라도 간단한 구성으로 파이프 라인 기술을 사용하여 성능을 쉽게 높일 수 있습니다. 여기에 '3 * 3 어레이 승수를 설계하는 데 몇 개의 논리 게이트가 필요합니까?'라는 질문이 있습니다.