에 디지털 전자 , 래치는 논리 회로 라고도하며 쌍 안정 멀티 바이브레이터 . 두 가지 안정적인 상태, 즉 액티브 하이와 액티브 로우가 있기 때문입니다. 피드백 레인을 통해 데이터를 보유함으로써 저장 장치처럼 작동합니다. 장치가 활성화되어있는 한 1 비트의 데이터를 저장합니다. 활성화가 선언되면 즉시 래치가 저장된 데이터를 변경할 수 있습니다. 활성화 신호가 활성화되면 지속적으로 입력을 시도합니다. 이러한 회로의 작동은 인 에이블 신호가 높거나 낮을 때 2 가지 상태로 수행 할 수 있습니다. 래치 회로가 활성 하이 상태이면 두 i / ps가 모두 낮습니다. 마찬가지로 래치 회로가 액티브 로우 상태가되면 두 i / ps가 모두 하이입니다.
다양한 유형의 래치
래치는 SR 래치, 게이트 S-R 래치 , D 래치 , 게이트 D 래치, JK 래치 및 T 래치.
SR 래치
안 SR (Set / Reset) 래치 비동기식 장치로 S- 상태 및 R- 입력에 따라 제어 신호에 대해 개별적으로 작동합니다. 교차 루프 연결이있는 2-NOR 게이트를 사용하는 SR- 래치가 아래에 나와 있습니다. 이 래치는 NAND 게이트 그러나 두 입력은 교환 및 취소됩니다. 그래서 SR'- 래치라고합니다.
SR 래치
래치의 S 라인에 높은 입력이 주어질 때마다 출력 Q가 높아집니다. 피드백 프로세스에서 S 입력이 다시 낮아지면 출력 Q는 높게 유지됩니다. 이런 식으로 래치는 메모리 장치로 작동합니다.
마찬가지로 래치의 R 라인에 높은 입력이 주어지면 Q 출력이 낮아지고 (그리고 Q '높음) 래치의 메모리가 효과적으로 재설정됩니다. 래치의 두 입력이 모두 낮 으면 이전 설정 상태 또는 재설정 상태로 유지됩니다. 그만큼 상태 전환 테이블 또는 진리표 SR 래치는 아래와 같습니다.
| 에스 | 아르 자형 | 큐 | Q ' |
| 0 | 0 | 걸쇠 | 걸쇠 |
0 | 1 | 0 | 1 |
| 1 | 0 | 1 | 0 |
1 | 1 | 0 | 0 |
두 입력이 동시에 높을 때 문제가 있습니다. 동시에 높은 Q와 낮은 Q를 생성하는 방향으로 전달됩니다. 이것은 회로에서 경쟁 조건을 생성합니다. 플립 플롭은 먼저 변경에서 무언가를 달성하고 다른 것에 응답하고 자신을 선언합니다. . 가급적이면 둘 다 논리 게이트 동일하며 장치는 무기한 단계에 대해 정의되지 않은 상태가됩니다.
문이 달린 SR 래치
어떤 경우에는 걸쇠를 걸 수 있고 걸 수 없을 때 주문하는 것이 인기가있을 수 있습니다. 의 간단한 확장 SR 래치 단지 게이트 된 SR 래치 . 정보를 래치하기 전에 하이로 구동되어야하는 인 에이블 라인을 제공합니다. 제어 라인이 필요하지만 인 에이블 펄스 중에도 출력을 변경할 수있는 입력으로 인해 래치가 동기식이 아닙니다.
문이 달린 SR 래치
인 에이블 입력이 낮 으면 게이트의 o / ps도 낮아야하므로 Q & Q 출력은 이전 정보를 향해 래치 된 상태를 유지합니다. 활성화 i / p가 높을 때 간단히 표 형식에 표시된 것처럼 래치의 위치를 변경할 수 있습니다. 인 에이블 라인이 명시되어 있듯이, 게이트 된 SR 래치는 SR 래치를 향한 프로세스에서 동일합니다. 때때로 인 에이블 라인은 CLK 신호이지만 읽기 / 쓰기 스트로브입니다.
CLK | 에스 | 아르 자형 | Q (t + 1) |
0 | 엑스 | 엑스 | Q (t) (변화 없음) |
| 1 | 0 | 0 | Q (t) (변화 없음) |
1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
1 | 1 | 1 | 엑스 |
D 래치
데이터 래치는 허용되지 않는 입력 상태의 가능성을 제거하는 게이트 된 SR 래치로 쉽게 확장됩니다. 게이트 된 SR 래치를 사용하면 S 또는 R의 입력을 사용하지 않고도 출력을 고정 할 수 있기 때문에 반대 드라이버로 두 입력을 모두 구동하여 i / ps 중 하나를 제거 할 수 있습니다. 하나의 입력을 제거하고 자동으로 나머지 입력과 반대로 만듭니다.
D 래치
D- 래치는 Enable 라인이 높을 때 D의 입력을 출력합니다. 그렇지 않으면 출력은 Enable 입력이 마지막으로 높을 때마다 D 입력이 무엇이든 상관 없습니다. 이것이 투명 래치로 알려진 이유입니다. Enable이 지정되면 래치가 투명으로 호출되고 신호가없는 경우이를 통해 곧바로 확산됩니다.
IS | 디 | 큐 | Q ' |
0 | 0 | 걸쇠 | 걸쇠 |
0 | 1 | 걸쇠 | 걸쇠 |
1 | 0 | 0 | 1 |
| 1 | 1 | 1 | 0 |
게이트 D 래치
에 게이트 D 래치 게이트 된 SR- 래치를 변경하여 간단히 설계되었으며 게이트 된 SR- 래치의 유일한 변경 사항은 입력 R을 반전 된 S로 수정해야한다는 것입니다. 게이트 래치는 NOR을 사용하여 SR- 래치에서 형성 할 수 없습니다.
게이트 D 래치
CLK 활성화가 높을 때마다 o / p는 D의 입력에있는 모든 것을 래치합니다. 마찬가지로 CLK가 낮을 때 최종 활성화 하이에 대한 D i / p가 출력입니다.
CLK | 디 | Q (t + 1) |
| 0 | 엑스 | Q (t) |
1 | 0 | 0 |
| 1 | 1 | 1 |
래치의 회로는 D 입력 만 반전되어 두 입력 모두에 제공되기 때문에 레이스 상태가 전혀 발생하지 않습니다. 따라서 유사한 입력 상태에 대한 가능성이 없습니다. 따라서 D 래치 회로는 여러 회로에서 안전하게 사용할 수 있습니다.
JK 래치
둘 다 JK 래치 , RS 래치도 비슷합니다. 이 래치는 다음 논리 게이트 다이어그램에 표시된 J와 K라는 두 개의 입력으로 구성됩니다. 이 유형의 래치에서는 여기에서 불명확 한 상태가 제거되었습니다. JK 래치 입력이 높으면 출력이 토글됩니다. 여기서 관찰 할 수있는 유일한 차이점은 RS 래치에는없는 입력에 대한 출력 피드백입니다.
JK 래치
T 래치
그만큼 T 래치 JK 래치 입력이 단락 될 때마다 형성 될 수 있습니다. T Latch의 기능은 래치의 입력이 높을 때 다음과 같이 출력이 토글됩니다.
T 래치
래치의 장점
그만큼 래치의 장점 다음을 포함하십시오.
- 래치 설계는 다음과 비교할 때 매우 유연합니다. FF (플립 플롭)
- 래치는 전력을 덜 사용합니다.
- 고속 회로 설계에서 래치 성능은 설계 내에서 비동기식이고 CLK 신호가 필요하지 않기 때문에 빠릅니다.
- 래치의 모양이 매우 작고 적은 면적을 차지합니다.
- 래치 기반 회로의 동작이 설정된 시간 내에 완료되지 않으면 다른 사람에게 필요한 시간을 빌려 동작을 완료합니다.
- 래치는 다음과 비교할 때 공격적인 클럭킹을 제공합니다. 플립 플롭 회로 .
래치의 단점
그만큼 래치의 단점 다음을 포함하십시오.
- 경쟁 조건에 영향을 미칠 가능성이 있으므로 예상치 못한 것입니다.
- 래치가 레벨에 민감한 경우 메타 안정성의 가능성이 있습니다.
- 레벨에 민감한 특성으로 인해 회로 분석이 어렵습니다.
- 추가 CAD 프로그램을 사용하여 회로를 테스트 할 수 있습니다.
래치 적용
그만큼 래치의 응용 다음을 포함하십시오.
- 일반적으로 래치는 이진수를 인코딩하기 위해 비트의 조건을 유지하는 데 사용됩니다.
- 래치는 컴퓨팅 및 데이터 저장에 널리 사용되는 단일 비트 저장 요소입니다.
- 래치는 파워 게이팅 및 시계와 같은 회로에서 저장 장치로 사용됩니다.
- D 래치는 입력 또는 출력 포트와 같은 비동기 시스템에 적용 할 수 있습니다.
- 데이터 래치는 전송 횟수를 줄이기 위해 동기식 2 상 시스템에서 사용됩니다.
따라서 이것은 래치의 개요에 관한 것입니다. 이것들은 순차 회로 . 이 설계는 논리 게이트를 사용하여 수행 할 수 있습니다. 작동은 주로 활성화 기능의 입력에 따라 달라집니다. 여기에 질문이 있습니다. 래치의 두 가지 작동 상태는 무엇입니까?
