이 게시물은 SMPS 설계에서 역률 보정 회로 또는 PFC 회로를 구성하는 다양한 방법을 자세히 설명하고 최신 PFC 제한 지침을 준수하도록 이러한 토폴로지에 대한 모범 사례 옵션을 설명합니다.

효율적인 전원 공급 회로를 설계하는 것은 결코 쉬운 일이 아니었지만 시간이지나면서 연구원들은 대부분의 관련 문제를 해결할 수 있었으며 동일한 라인에서 현대 SMPS 설계도 가능한 최상의 결과로 최적화되고 있습니다. 최신 전원 공급 장치에 대해보다 엄격한 품질 매개 변수를 구현하는 데 중요한 역할을 한 새로운 규제 표준.

PFC 지침

현대의 전원 공급 장치 품질 제한은 제조업체, 공급 업체 및 기타 관련 관리 기관의 노력에 의해 총체적으로 매우 공격적으로 설정됩니다.

최신 전원 공급 장치 설계를 위해 마련된 많은 품질 매개 변수 중 실제로 고조파 제거 형태 인 PFC (역률 보정 보정)는 IEC 61000-3-2 규칙에 따라 필수 요구 사항으로 선언되었습니다.

이로 인해 설계자는 이러한 엄격한 현대 법률을 충족하기 위해 전원 공급 장치 설계에서 역률 보정 단계를 설계하는 데 더 어려운 과제에 직면해야하며, 전원 공급 장치의 사양 및 응용 범위가 점점 더 강력 해지고 적절한 PFC 회로를 구성해야합니다. 경기장의 많은 제조업체에게 더 쉬워지지 않습니다.

제시된 튜토리얼은 특별히 제조업에 종사하는 모든 협회 및 전문가를위한 것입니다. 플라이 백 SMPS 설계 개별 요구 사항에 따라 가장 이상적인 PFC 설계 및 계산을 지원합니다.

이 자습서에 포함 된 설명은 최대 400 와트, 0.75 암페어 범위의 매우 큰 장치에 대해서도 PFC 회로를 설계하는 데 도움이됩니다.

독자들은 또한 LED 드라이버를 포함하는 단일 단계 절연 컨버터를 선택하는 방법을 배울 수있는 기회를 얻게 될 것입니다. 단계별 설계 튜토리얼 및 시스템 레벨 비교와 함께 지침을 통해 전력 전자 분야에 적극적으로 참여하는 많은 설계자들은 특정 애플리케이션 요구 사항에 가장 적합한 접근 방식을 사용합니다.

역률 보정 목표

최신 SMPS (스위치 모드 전원 공급 장치) 장치 내의 역률 보정 회로 최적화는 여러 가지 고급 관련 IC (Integrated Circuit)의 출현으로 인해 최근에 발전 할 수있었습니다. 작동 모드 및 개별 도전 처리 기능.

SMPS 토폴로지의 범위가 증가함에 따라 PFC 설계 및 구현의 복잡성도 오늘날 더욱 악화되었습니다.

첫 번째 자습서에서는 모든 전문가가 수정을 선호하는 디자인의 운영 세부 사항에 대해 배웁니다.

기본적으로 역률 보정은 오프라인 전원 공급 장치 내의 입력 전류를 최적화하여 사용 가능한 주 전원 입력에서 실제 전력을 향상시킬 수 있도록 도와줍니다.

정상적인 요구 사항에 따라 주어진 전기 제품은 순수한 저항률을 갖는 부하로 자체적으로 에뮬레이션하여 무효 전력 소비가 0이되도록해야합니다.

이 조건은 거의 0에 가까운 입력 고조파 전류를 생성합니다. 즉, 소비 된 전류가 일반적으로 사인파 형태 인 입력 공급 전압과 완벽하게 일직선이되도록합니다.

이러한 성과는 기기가 가장 최적의 효율적인 수준으로 주 전원에서 '실제 전력'을 소비하도록하여 결과적으로 전기 낭비를 최소화하고 효율성을 증가시킵니다.

이러한 효과적인 전기 사용은 어플라이언스가 가장 효율적인 방식으로 자신을 표현하는 데 도움이 될뿐만 아니라 유틸리티 회사와 프로세스에 관련된 자본 장비에게도 도움이됩니다.

또한 위의 기능을 통해 전력선이 고조파 및 네트워크 내의 장치 전반에 걸쳐 발생하는 간섭으로부터 자유로울 수 있습니다.

위에서 언급 한 장점 외에도 현대식 전원 공급 장치에 PFC를 포함하는 것은 모든 전기 장비가 자격을 갖추어야하는 IEC61000-3-2로 유럽 및 일본에 설정된 규제 요구 사항을 준수하기위한 것입니다.

위에서 언급 한 조건은 클래스 D 장비 표준에 따라 75 와트 이상으로 등급이 지정되거나 더 높은 대부분의 전자 기기에 대해 규제되어 최대 39 차 고조파에 이르는 라인 주파수 고조파의 최고 진폭을 지정합니다.

이러한 표준 외에도 PFC는 2008 년부터 컴퓨터에 필수적인 Energy Star 5.0 및 전원 공급 장치 시스템 및 TV 세트를위한 Energy Star 2.0과 같은 다른 효율성을 보장하기 위해 사용됩니다.

역률의 정의

PFC 또는 역률 보정은 피상 전력에 대한 실제 전력의 비율로 정의되며 다음과 같이 표현됩니다.

PF = 실제 전력 / 피상 전력, 여기서 실제 전력은
와트, 피상 전력은 VA로 표현됩니다.

이 표현에서 실제 전력은 위상 또는 사이클에 걸쳐 전류와 전압의 순간 곱의 평균으로 결정되는 반면 피상 전력은 전류의 RMS 값과 전압으로 간주됩니다.

이는 전류 및 전압 대응 물이 정현파이고 서로 위상이 같을 때마다 결과 역률이 1.0임을 나타냅니다.

그러나 전류, 전압 매개 변수가 정현파이지만 위상이 같지 않은 상태에서 위상 각의 코사인 역률이 발생합니다.

위에서 설명한 역률 조건은 수반되는 부하가 본질적으로 모두 비선형 일 수있는 저항성, 유도 성 및 용량 성 구성 요소로 구성된 상황과 함께 전압과 전류가 모두 순수한 사인파 인 경우에 적용됩니다. 입력 전류 및 전압 매개 변수로 조정되지 않습니다.

SMPS 토폴로지는 일반적으로 위에서 설명한 회로 구조로 인해 비선형 임피던스를 전원 라인에 도입합니다.

SMPS의 작동 원리

SMPS 회로는 기본적으로 반파 또는 전파 정류기가 될 수있는 입력의 정류기 단계와 다음 피크 시간까지 입력 공급 사인파의 피크 레벨까지 정류 된 전압을 유지하기위한 보완 필터 커패시터를 포함합니다. 사인파가 나타나고이 커패시터의 충전주기를 반복하여 필요한 피크 정전압이 발생합니다.

AC의 각 피크 사이클에서 커패시터를 충전하는이 프로세스에서는 이러한 피크 간격 사이에서 SMPS의 부하 소비를 충족하기위한 충분한 전류가 입력에 장착되어야합니다.

이 사이클은 다음 피크 사이클에 도달 할 때까지 방전을 통해 부하에 가해지는 큰 전류를 커패시터에 빠르게 덤핑하여 구현됩니다.

이 고르지 않은 충전 및 방전 패턴의 경우 커패시터의 펄스 전류가 부하의 평균 요구 사항보다 15 % 더 높은 정격을 지정하는 것이 좋습니다.

위의 그림에서 상당한 양의 왜곡에도 불구하고 전압과 전류 매개 변수가 분명히 서로 위상이 같음을 알 수 있습니다.

그러나 위의 '위상 각 코사인'항을 적용하면 전원 공급 장치의 역률이 1.0이라는 잘못된 추론이 발생합니다.

위쪽 및 아래쪽 파형은 전류의 고조파 함량을 나타냅니다.

여기서 '기본 고조파 함량'은 진폭 100 %와 비교하여 표시되는 반면, 더 높은 고조파는 기본 진폭의 보충 백분율로 표시됩니다.

그러나 실제 전력은 기본 구성 요소에 의해서만 결정되고 다른 보조 고조파는 피상 전력 만 나타내므로 실제 역률은 1.0보다 상당히 낮을 수 있습니다.

“반전 대 비 반전 연산 증폭기 ”

우리는이 편차를 SMPS 장치에서 비-유니티 역률을 발생시키는 근본적인 원인 인 왜곡 계수라는 용어로 부릅니다.

실재 권과 겉보기 권력에 대한 표현

실제 전력과 피상 전력 간의 연결을 다루는 일반적인 표현은 다음과 같이 주어질 수 있습니다.

여기서 cosΦ는 전류 / 전압 파형 사이의 위상 각 Φ에서 나오는 변위 계수를 형성하고 cosΦ는 왜곡 계수를 나타냅니다.

아래 다이어그램을 참조하면 완벽한 역률 보정을 보여주는 상황을 목격 할 수 있습니다.

여기에서 전류 파형이 전압 파형을 매우 이상적으로 복제한다는 것을 알 수 있습니다. 둘 다 분명히 위상이 같고 서로 동기화되어 있기 때문입니다.

따라서 여기에서 입력 전류 고조파는 거의 제로라고 가정 할 수 있습니다.

역률 보정 대 고조파 감소

앞의 그림을 보면 역률과 낮은 고조파가 서로 동기화되어 작동한다는 것이 분명합니다.

일반적으로 각 고조파에 대한 제한이 설명되어 있으면 주변에있는 다른 기기와의 간섭 전류 방해를 제거하는 방식으로 전력선의 입력 전류 오염을 제한하는 데 도움이 될 수 있습니다.

따라서 입력 전류의 처리를 '역률 보정'이라고 할 수 있지만이 처리는 국제 지침에 따라 고조파 성분으로 이해되는 것으로 생각했습니다.

SMPS 토폴로지의 경우 일반적으로 대략 1 인 변위 요소로 역률과 고조파 왜곡 사이에 다음과 같은 관계가 발생합니다.

표현에서 THD는 기본 콘텐츠에 대한 유해 고조파의 2 차 합으로 총 고조파 왜곡을 나타내며, 기본 상대를 참조하여 관련 고조파 콘텐츠의 상대적 가중치를 표현하고, 다른 방정식은 THD의 절대 수치를 연결하고 % 비율이 아니라 단일 PF를 생성하기 위해 THD가 본질적으로 0이어야 함을 표현합니다.

역률 보정 유형

위 그림의 입력 파형 특성은 입력 정류기 구성과 필터 커패시터 사이에 도입 된 SMPS 장치에 대한 일반적인 '액티브'유형의 역률 보정을 보여줍니다. PFC 집적 회로를 통해 관련 회로와 함께 절차를 제어합니다. 입력 전류가 입력 전압 파형을 응집력있게 따르도록합니다.

이러한 유형의 처리는 아래 그림에서 볼 수 있듯이 최신 SMPS 회로에서 가장 널리 사용되는 PFC 유형으로 간주 될 수 있습니다.

그러나 IC를 사용하는 '활성'버전과 반도체를 제안 된 PFC에 사용하는 것은 결코 필수가 아닙니다. 규정 된 규정 이하의 합리적인 양의 PFC를 보장 할 수있는 다른 형태의 설계는 일반적으로 환영합니다.

실제로 '액티브'상대 위치를 대체하는 단일 인덕터는 피크를 제어하고 입력 전압과 동기화하여 전류를 매우 효율적으로 균일하게 분배함으로써 고조파를 상당히 만족스럽게 제거 할 수 있다는 사실이 확인되었습니다.

패시브 PFC 설계

그러나 이러한 형태의 수동 PFC 제어에는 상당히 부피가 큰 철심 인덕터가 필요할 수 있으므로 소형화가 중요하지 않은 애플리케이션에 사용할 수 있습니다. (12 페이지)

패시브 단일 인덕터는 PFC를위한 빠른 솔루션으로 보일 수 있지만 고 와트 애플리케이션의 경우 크기가 비현실적으로 크기 때문에 흥미롭지 않을 수 있습니다.

아래 그래프에서 각각 등가 스케일 팩터에서 전류 파형을 나타내는 3 개의 250 와트 PC SMPS 변형의 입력 특성을 확인할 수 있습니다.

패시브 인덕터 기반 PFC에서 얻은 결과가 액티브 PFC 필터에 비해 33 % 더 높은 전류 피크임을 쉽게 알 수 있습니다.

이것이 IEC61000-3-2 표준을 통과 할 수 있더라도 최근의보다 엄격한 0.9PF 요구 사항 규칙과 확실히 동등하지 않을 것이며이 새로운 표준에 따라 설정된 QC 수용 수준에 실패 할 것입니다.

기본 블록 다이어그램

자기 코어 공정의 증가 및 훨씬 저렴한 현대식 반도체 재료의 도입과 함께 구리 비용이 상승하는 것을 볼 수있는 지속적인 전자 시장 추세로 인해 적극적인 PFC 접근 방식을 눈치 채는 것은 놀라운 일이 아닙니다 수동적 인 상대보다 매우 인기가 있습니다.

그리고 이러한 추세는 앞으로 더욱 강력 해지면서 많은 SMPS 설계자와 제조업체를 위해 점점 더 발전되고 향상된 PFC 솔루션을 제공 할 것으로 인식 될 수 있습니다.

입력 라인 고조파를 IEC610003-2 표준과 비교

아래 그림에서는 IEC6000-3-2 제한 사항과 관련하여 3 개의 별도 250 와트 PC SMPS 결과를 확인할 수 있습니다. 표시된 제한은 PC, TV 및 해당 모니터와 같은 모든 D 등급 기기에 유효합니다.

표시된 고조파 콘텐츠 제한은 장치의 입력 전력에 따라 고정됩니다. LED 조명, CFL 조명, 클래스 C 제한과 같은 조명 관련 제품의 경우 일반적으로 입력 전력 제한과 동일합니다.

다른 비 전통적인 전자 제품은 최소 600W 입력 전력에 비례하여 PFC 제한이 설정되어 있습니다.

패시브 PFC 트레이스를 살펴보면 설정된 제한 한계와 거의 일치하지 않는 것으로 나타났습니다. 터치 앤 고조파 상황 (3 번 고조파)

패시브 PFC 기능 분석

다음 그림에서 기존 PC 전원 공급 장치 용으로 설계된 패시브 PFC 회로의 전형적인 예를 볼 수 있습니다. 여기서 주목할만한 것은 PFC 인덕터의 중앙 탭과 입력 라인 입력 전압의 연결입니다.

220V 선택 모드 (스위치 개방)에있는 동안 인덕터의 전체 두 섹션은 풀 브리지 정류기 회로처럼 작동하는 정류기 네트워크와 함께 적용됩니다.

그러나 110V 모드 (스위치 닫기)에서는 구현되는 코일의 왼쪽 섹션을 통해 코일의 50 % 또는 절반 만 사용되는 반면 정류기 섹션은 이제 반파 정류기 더블 러 회로로 변환됩니다.

220V 선택은 전파 정류 후 약 330V를 생성하기 때문에 SMPS에 대한 버스 입력을 형성하고 입력 라인 전압에 따라 크게 변동 할 가능성이 있습니다.

회로도 예

이 패시브 PFC 디자인은 성능면에서 매우 단순하고 인상적으로 보일 수 있지만 몇 가지 주목할만한 단점이있을 수 있습니다.

PFC의 부피가 큰 특성과 함께 성능에 영향을 미치는 다른 두 가지가 첫 번째로, 장치를 작동하는 동안 발생할 수있는 인적 오류에 시스템을 취약하게 만드는 기계식 스위치와 관련 마모 문제입니다.

둘째, 라인 전압이 안정화되지 않으면 PFC 출력과 관련된 비용 효율성 및 DC-DC 전력 변환 정확도 측면에서 상대적인 비 효율성이 발생합니다.

CrM (Critical Conduction Mode) 컨트롤러

전환 모드 또는 BCM (Borderline Conduction Mode) 컨트롤러라고도하는 임계 전도 모드라고하는 컨트롤러 단계는 조명 전자 애플리케이션에서 효과적으로 사용할 수있는 회로 구성입니다. 유용성으로 번거롭지 않지만 이러한 컨트롤러는 상대적으로 비쌉니다.

다음 다이어그램 1-8은 일반 CrM 컨트롤러 회로 설계를 보여줍니다.

일반적으로 CrM 컨트롤러 PFC는 위에 표시된 종류의 회로를 보유하며 다음 사항을 통해 이해할 수 있습니다.

기준 승산기 단계의 입력은 저주파 극을 갖는 관련 오류 증폭기 출력으로부터 적절한 치수의 신호를 수신합니다.

승수의 다른 입력은 정류 된 AC 라인 입력에서 추출 된 안정화 된 DC 클램핑 전압으로 참조 될 수 있습니다.

따라서 곱셈기의 결과 출력은 오류 증폭기 출력의 상대 DC와 AC 입력의 전파 AC 사인 펄스 형태의 참조 신호의 곱입니다.

승수 단계의이 출력은 전파 사인파 펄스의 형태로도 볼 수 있지만 입력 전압에 대한 기준으로 사용되는 적용된 오류 신호 (게인 계수)에 비례하여 적절하게 축소됩니다.

이 소스의 신호 진폭은 올바르게 지정된 평균 전력을 구현하고 적절하게 조정 된 출력 전압을 보장하기 위해 적절하게 조정됩니다.

전류 진폭을 처리하는 단계는 곱셈기의 출력 파형에 따라 전류를 흐르게하지만 라인 주파수 전류 신호 진폭 (평활화 후)은 곱셈기 단계에서이 기준의 절반이 될 것으로 예상 할 수 있습니다. .

여기에서 전류 형성 회로에 의한 동작은 다음과 같이 이해 될 수 있습니다.

위의 다이어그램을 참조하면 Vref는 곱셈기 단계에서 나오는 신호를 나타내며, 두 번째 입력이 현재 파형 신호를 참조하는 비교기의 opamp 중 하나에 추가로 공급됩니다.

전원 스위치에서 인덕터 양단의 전류는 션트 양단의 신호가 Vref 레벨에 도달 할 때까지 천천히 증가합니다.

이렇게하면 비교기가 출력을 켜짐에서 꺼짐으로 변경하여 회로의 전원을 끕니다.

이런 일이 발생하자마자 인덕터에서 점차적으로 램핑되는 전압이 0으로 천천히 떨어지기 시작하고 0에 닿으면 opamp 출력이 되돌아 가서 다시 켜지고 사이클이 반복됩니다.

위의 특성의 이름에서 알 수 있듯이, 시스템의 제어 패턴은 연속 및 불연속 스위칭 모드에서 인덕터 전류가 미리 결정된 한계를 초과하는 것을 허용하지 않습니다.

이 배열은 opamp의 결과 출력의 평균 피크 전류 레벨 간의 관계를 예측하고 계산하는 데 도움이됩니다. 응답이 삼각파 형태이기 때문에 파형의 평균은 삼각 파형의 실제 피크의 정확히 50 %를 의미합니다.

이것은 삼각파 전류 신호의 결과 평균 값이 = 인덕터 전류 x R 감지이거나 단순히 opamp의 미리 설정된 기준 레벨 (Vref)의 절반을 넣는다는 것을 의미합니다.

위의 원리를 사용하는 레귤레이터의 주파수는 라인 전압과 부하 전류에 따라 달라집니다. 주파수는 더 높은 라인 전압에서 훨씬 더 높을 수 있으며 라인 입력이 변함에 따라 달라질 수 있습니다.

주파수 고정 임계 전도 모드 (FCCrM)

다양한 산업용 전원 공급 장치 PFC 제어 애플리케이션에서 인기가 있음에도 불구하고 위에서 설명한 CrM 컨트롤러에는 몇 가지 고유 한 단점이 있습니다.

이러한 유형의 능동 PFC 제어의 주된 결함은 라인 및 부하 조건과 관련하여 주파수가 불안정하다는 것입니다. 이는 더 가벼운 부하와 더 높은 라인 전압에서 주파수가 증가하고 입력 사인파가 제로 크로싱에 접근 할 때마다 나타납니다.

주파수 클램프를 추가하여이 문제를 해결하려고 시도하면 왜곡 된 전류 파형이있는 출력이 생성됩니다. 이는이 절차에 대해 'Ton'이 조정되지 않은 상태로 남아 있기 때문에 불가피 해 보입니다.

그러나 대체 기술의 개발은 불연속 모드 (DCM)에서도 진정한 역률 보정을 달성하는 데 도움이됩니다. 작동 원리는 아래 그림과 첨부 된 방정식으로 연구 할 수 있습니다.

위의 다이어그램을 참조하여 코일 피크 전류는 다음을 해결하여 평가할 수 있습니다.

스위칭 사이클을 기준으로 한 평균 코일 전류 (스위칭 주파수가 일반적으로 라인 전압의 변화가 발생하는 라인 주파수보다 높기 때문에 주어진 스위칭 사이클에 대한 순시 라인 전류로 추가로 가정 됨) )는 다음 공식으로 표현됩니다.

위의 관계와 용어의 단순화를 결합하면 다음이 제공됩니다.

위의 표현은 알고리즘이 ton.tcycle / Tsw를 일정한 수준으로 유지하기 위해주의를 기울이는 방법을 구현하는 경우 불연속적인 경우에도 단일 역률을 갖는 사인파 라인 전류를 얻을 수 있음을 명확하게 나타내며 암시합니다. 동작 모드.

위의 고려 사항은 제안 된 DCM 컨트롤러 기술에 대한 몇 가지 뚜렷한 이점을 보여 주지만 다음 표에 설명 된 것처럼 관련 높은 피크 전류 수준으로 인해 이상적인 선택이 아닌 것 같습니다.

이상적인 PFC 조건을 달성하기 위해 현명한 접근 방식은 DCM 및 Crm 작동 모드가 병합되어이 두 가지 대응 요소 중에서 최상의 결과를 추출하는 조건을 구현하는 것입니다.

따라서 부하 조건이 무겁지 않고 CrM이 고주파로 실행되면 회로가 DCM 작동 모드로 전환되고 부하 전류가 높을 경우 Crm 조건이 유지되어 전류 피크가 바람직하지 않은 상한선을 넘지 않는 경향이 있습니다.

두 가지 제어 모드에 대한 이러한 종류의 최적화는 가장 바람직한 솔루션을 달성하기 위해 두 제어 모드의 이점이 병합 된 다음 그림에서 가장 잘 시각화 할 수 있습니다.

전도 모드 계속

PFC의 연속 전도 모드는 유연한 응용 기능 및 범위 및 관련 여러 장점으로 인해 SMPS 설계에서 상당히 인기를 끌 수 있습니다.

이 모드에서는 전류 피크 스트레스가 더 낮은 수준으로 유지되어 관련 구성 요소 내에서 스위칭 손실이 최소화되고 입력 리플이 상대적으로 일정한 주파수로 최소 수준으로 렌더링되므로 평활화 프로세스가 훨씬 더 간단 해집니다. 똑같다.
CCM 유형의 PFC와 관련된 다음 속성에 대해 좀 더 자세히 설명해야합니다.

Vrms2 제어

보편적으로 적용되는 대부분의 PFC 설계에서 중요한 속성 중 하나는 정류 된 입력 전압을 단계적으로 모방해야하는 기준 신호입니다.

이렇게 최소화 된 정류 된 입력 전압 등가물은 출력 전류에 대한 올바른 파형을 형성하기 위해 최종적으로 회로에 적용됩니다.

위에서 논의한 바와 같이, 승수 회로 단계는 일반적으로이 작업에 사용되지만 승수 회로 단계는 기존의 twn 입력 승수 시스템보다 상대적으로 비용 효율적일 수 있습니다.

연속 모드 PFC 접근 방식을 보여주는 고전적인 예제 레이아웃은 아래 그림에서 확인할 수 있습니다.

보시다시피, 여기서 부스트 컨버터는 평균 전류 모드 PWM의 도움으로 트리거되며, 이는 명령 전류 신호 V (i)를 참조하여 인덕터 전류 (컨버터의 입력 전류) 치수를 결정하는 역할을합니다. 이는 입력 전압 V (in)과 VDIV의 비율에 상응하는 축소 된 것으로 볼 수 있습니다.

이는 오류 전압 신호를 입력 전압 신호의 제곱으로 나눔으로써 구현됩니다 (입력 전압 레벨을 기준으로 단순화 된 스케일링 계수를 생성하기 위해 커패시터 Cf에 의해 평활화 됨).

오류 신호가 입력 전압의 제곱으로 나뉘는 것을 보는 것이 다소 어색 할 수 있지만이 측정의 배경은 입력 전압을 기반으로하지 않을 수있는 루프 이득 (또는 과도 의존 응답)을 생성하기위한 것입니다. 트리거링.

분모에서 전압의 제곱은 PWM 제어의 전달 함수 (입력 전압에 대한 인덕터의 전류 그래프 기울기의 비례)와 함께 Vsin 값으로 중화됩니다.

그러나 이러한 형태의 PFC의 한 가지 단점은 승수의 유연성입니다. 이로 인해이 단계는 특히 회로의 전력 처리 섹션이 약간 과도하게 설계되어 최악의 전력 손실 시나리오도 견딜 수 있습니다.

평균 전류 모드 제어

위의 그림에서 승수 V (i)에서 생성 된 기준 신호가 파형의 모양과 PFC 입력 전류의 스케일링 범위를 나타내는 방법을 볼 수 있습니다.

표시된 PWM 단계는 평균 입력 전류가 기준 값과 동등하도록 보장하는 역할을합니다. 이 절차는 아래 그림에서 볼 수 있듯이 평균 전류 모드 컨트롤러 단계를 통해 실행됩니다.

평균 전류 모드 제어는 기본적으로 제어 신호 Icp를 참조하여 평균 전류 (입 / 출력)를 조정하도록 구성되어 있으며, 이는 차례로 오류 증폭기 회로 단계를 통해 저주파 DC 루프를 사용하여 생성되며 이는 이에 대한 앞의 그림에 표시된 신호 Vi에 해당하는 등가 전류.

스테이지 전류 증폭기는 파형의 모양을 조절하기 위해 전류 적분기 및 오류 증폭기로 작동하는 반면 Rcp에서 생성되는 Icp 신호는 DC 입력 전압 제어를 실행합니다.

전류 증폭기의 선형 응답을 보장하려면 입력이 유사해야합니다. 즉, R (shunt)에서 생성 된 전위차가 Rcp 주변에서 생성 된 전압과 유사해야합니다. 전류 증폭기의 비 반전 저항 입력.

전류 증폭기에서 생성 된 출력은 션트의 평균 전류와 Isp의 신호에 따라 '저주파'오류 신호로 간주됩니다.

이제 발진기는 전압 모드 제어 설계에서와 마찬가지로 위의 신호를 비교하는 데 사용되는 톱니 신호를 생성합니다.

그 결과 위에서 언급 한 두 신호를 비교하여 PWM이 생성됩니다.