다음 기사에서는 특정 구성 요소 값을 풀기 위해 주요 연산 증폭기 매개변수와 관련 연산 증폭기 기본 애플리케이션 회로를 방정식과 함께 논의합니다.

연산 증폭기(연산 증폭기)는 피드백에 의해 조정된 전체 응답 특성을 가진 직접 결합된 고이득 증폭기를 포함하는 특수 유형의 집적 회로입니다.

연산 증폭기는 광범위한 수학적 계산을 실행할 수 있다는 사실에서 이름을 따왔습니다. 그 응답으로 인해 연산 증폭기는 선형 집적 회로라고도 하며 많은 아날로그 시스템의 핵심 구성 요소입니다.

연산 증폭기는 피드백을 통해 조정할 수 있는 매우 높은 이득(무한대에 가까울 수 있음)을 특징으로 합니다. 피드백 네트워크에 커패시터 또는 인덕터를 추가하면 이득이 주파수에 따라 변경되어 집적 회로의 전체 작동 상태에 영향을 미칠 수 있습니다.

위 그림과 같이 기본 연산 증폭기는 2개의 입력과 1개의 출력을 갖는 3단자 소자입니다. 입력 단자는 '반전' 또는 '비반전'으로 분류됩니다.

연산 증폭기 매개변수

동일한 입력 전압이 공급될 때 이상적인 연산 증폭기 또는 '연산 증폭기'의 출력은 0 또는 '0볼트'입니다.

VIN 1 = VIN 2는 VOUT = 0을 제공합니다.

실제 연산 증폭기는 불완전하게 균형이 잡힌 입력을 가지고 있어 입력 단자를 통해 고르지 않은 바이어스 전류가 흐르게 합니다. 연산 증폭기 출력의 균형을 유지하려면 두 입력 단자 사이에 입력 오프셋 전압을 제공해야 합니다.

1) 입력 바이어스 전류

출력이 균형일 때 또는 V_밖으로 = 0, 입력 바이어스 전류(I_비 )는 두 입력 연결에 들어가는 총 개별 전류의 1/2과 같습니다. 종종 매우 작은 숫자입니다. 예를 들어, 나는_비 = 100nA는 정상 값입니다.

2) 오프셋 전류 입력

입력 단자에 도달하는 각 개별 전류의 차이를 입력 오프셋 전류(I_이것 ). 다시 말하지만, 그것은 종종 매우 낮은 가치입니다. 예를 들어, 공통 값은 I_이것 = 10nA.

3) 입력 오프셋 전압

연산 증폭기의 균형을 유지하기 위해 입력 오프셋 전압 V_이것 입력 단자 전체에 적용해야 합니다. 일반적으로 V의 값_이것 = 1mV입니다.

I의 가치_이것 및 V_이것 둘 다 온도에 따라 다를 수 있으며 이 변화를 I라고 합니다._이것 드리프트와 V_이것 드리프트, 각각.

4) 전원 공급 거부율(PSRR)

전원 공급 장치 전압의 해당 변화에 대한 입력 오프셋 전압의 변화 비율을 전원 공급 장치 제거 비율(PSRR)이라고 합니다. 이것은 종종 10 ~ 20 uV/V 범위에 있습니다.

언급될 수 있는 연산 증폭기에 대한 추가 매개변수는 다음과 같습니다.

5) 개루프 이득/폐쇄 루프 이득

개방 루프 이득은 피드백 회로가 없는 연산 증폭기의 이득을 말하는 반면, 폐쇄 루프 이득은 피드백 회로가 있는 연산 증폭기의 이득을 의미합니다. 일반적으로 A로 표시됩니다._디 .

6) 공통 모드 제거율(CMRR)

이것은 공통 모드 신호에 대한 차 신호의 비율이며 차동 증폭기의 성능을 측정하는 역할을 합니다. 이 비율을 표현하기 위해 데시벨(dB)을 사용합니다.

7) 슬루율

슬루율은 큰 신호 조건에서 증폭기의 출력 전압이 변하는 비율입니다. 단위 V/us를 사용하여 표시됩니다.

연산 증폭기 기본 애플리케이션 회로

다음 단락에서는 몇 가지 흥미로운 연산 증폭기 기본 회로에 대해 배웁니다. 각 기본 설계는 구성 요소 값과 기능을 해결하기 위한 공식으로 설명됩니다.

증폭기 또는 버퍼

반전 증폭기 또는 인버터의 회로는 위의 그림 1에서 볼 수 있습니다. 회로의 이득은 다음과 같이 주어진다.

꺼짐 = - R2/R1

이득은 음수이며, 두 저항이 동일한 경우(즉, R1 = R2) 회로가 위상 반전 전압 팔로워로 작동함을 나타냅니다. 출력은 극성이 반대인 입력과 동일합니다.

실제로는 아래 그림 2와 같이 단일 이득을 위해 저항을 제거하고 직접 점퍼 와이어로 대체할 수 있습니다.

이것은 이 회로에서 R1 = R2 = 0이기 때문에 가능합니다. 일반적으로 R3은 반전 전압 팔로워 회로에서 제거됩니다.

R1이 R2보다 작으면 연산 증폭기 출력은 입력 신호를 증폭합니다. 예를 들어, R1이 2.2K이고 R1이 22K인 경우 이득은 다음과 같이 표현될 수 있습니다.

꺼짐 = - 22,000/2,200 = -10

음수 기호는 위상 반전을 나타냅니다. 입력 및 출력 극성이 반대입니다.

R1을 R2보다 크게 만들면 동일한 회로가 입력 신호를 감쇠(강도 감소)할 수도 있습니다. 예를 들어, R1이 120K이고 R2가 47K이면 회로 이득은 대략 다음과 같습니다.

꺼짐 = 47,000/120,000 = - 0.4

다시 말하지만, 출력의 극성은 입력의 극성과 반대입니다. R3의 값은 특별히 중요하지 않지만 R1과 R2의 병렬 조합과 거의 같아야 합니다. 다음은 다음과 같습니다.

R3 = (R1 x R2)/(R1 + R2)

“3비트 비동기 업다운 카운터 ”

이를 입증하기 위해 R1 = 2.2K 및 R2 = 22K인 이전 예를 고려하십시오. 이 상황에서 R3의 값은 대략 다음과 같아야 합니다.

R3 = (2200 x 22000)/(2200 + 22000) = 48,400,000/24,200 = 2000Ω

정확한 값이 필요하지 않기 때문에 R3에 가장 가까운 표준 저항 값을 선택할 수 있습니다. 이 경우 1.8K 또는 2.2K 저항을 사용할 수 있습니다.

그림 2의 회로에 의해 생성된 위상 반전은 여러 상황에서 허용되지 않을 수 있습니다. 연산 증폭기를 비반전 증폭기(또는 단순 버퍼처럼)로 사용하려면 아래 그림 3과 같이 연결합니다.

이 회로의 이득은 다음과 같이 표현됩니다.

꺼짐 = 1 + R2/R1

출력과 입력은 극성이 같고 위상이 같습니다.

게인은 항상 최소 1(단위)이어야 합니다. 비반전 회로를 사용하여 신호를 감쇠(감소)할 수 없습니다.

R2 값이 R1보다 훨씬 크면 회로의 이득이 비교적 강해집니다. 예를 들어, R1 = 10K 및 R2 = 47K인 경우 연산 증폭기의 이득은 다음과 같습니다.

꺼짐 = 1 + 470,000/10,000 = 1 + 47 = 48

그러나 R1이 R2보다 훨씬 크면 게인은 1보다 약간 더 클 뿐입니다. 예를 들어, R1 = 100K 및 R2 = 22K인 경우 이득은 다음과 같습니다.

꺼짐 = 1 + 22,000/100,000 = 1 + 0.22 = 1.22

두 저항이 동일한 경우(R1 = R2) 이득은 항상 2가 됩니다. 이를 확신하려면 몇 가지 시나리오에서 이득 방정식을 시도하십시오.

구체적인 상황은 두 저항이 모두 0으로 설정되어 있는 경우입니다. 즉, 아래 그림 4와 같이 저항 대신 직접 연결을 사용합니다.

이 경우 이득은 정확히 1입니다. 이것은 이득 공식을 따릅니다.

꺼짐 = 1 + R2/R1 = 1 + 0/0 = 1

입력과 출력은 동일합니다. 이 비반전 전압 팔로워 회로의 애플리케이션에는 임피던스 매칭, 절연 및 버퍼가 포함됩니다.

ADDER(가산 증폭기)

연산 증폭기를 사용하여 여러 입력 전압을 추가할 수 있습니다. 아래 그림 5와 같이 입력 신호 V1, V2, … Vn은 저항 R1, R2, … Rn을 통해 연산 증폭기에 인가됩니다.

그런 다음 이러한 신호를 결합하여 입력 신호의 합과 동일한 출력 신호를 생성합니다. 다음 공식을 사용하여 가산기로서의 연산 증폭기의 실제 성능을 계산할 수 있습니다.

VOUT = - Ro((V1/R1) + (V2/R2) .. . + (Vn/Rn))

음수 기호를 참조하십시오. 이것은 출력이 반전되었음을 의미합니다(극성이 반전됨). 즉, 이 회로는 반전 가산기입니다.

회로는 아래 그림 6과 같이 연산 증폭기의 반전 및 비반전 입력에 대한 연결을 전환하여 비반전 가산기로 기능하도록 변경할 수 있습니다.

모든 입력 저항이 동일한 값을 갖는다고 가정하면 출력 방정식을 더 간단하게 만들 수 있습니다.

VOUT = - Ro((V1 + V2 ... + Vn)/R)

차동 증폭기

위의 그림 7은 차동 증폭기의 기본 회로를 나타냅니다. 구성 요소 값은 R1 = R2 및 R3 = R4가 되도록 설정됩니다. 따라서 회로의 성능은 다음 공식을 사용하여 계산할 수 있습니다.

VOUT = VIN 2 - VIN 1

연산 증폭기가 입력 1과 2가 서로 다른 임피던스를 갖는다는 것을 받아들일 수 있는 한(입력 1은 R1의 임피던스를 갖고 입력 2는 R1에 R3을 더한 임피던스를 가집니다).

가산기/뺄셈기

위의 그림 8은 연산 증폭기 가산기/감산기 회로의 구성을 보여줍니다. R1과 R2가 동일한 값을 갖고 R3과 R4도 마찬가지로 동일한 값으로 설정되는 경우:

VOUT = (V3 + V4) - (V1 - V2)

즉, Vout = V3 + V4는 V3 및 V4 입력의 합계이고 V1 및 V2 입력의 빼기입니다. R1, R2, R3, R4의 값은 연산 증폭기의 특성에 맞게 선택됩니다. R5는 R3 및 R4와 같아야 하고, R6은 R1 및 R2와 같아야 합니다.

승수

위의 그림 9에 표시된 회로를 사용하여 간단한 곱셈 연산을 수행할 수 있습니다. 이것은 그림 1과 동일한 회로임을 명심하십시오. 일관된 이득(및 후속적으로 R2/R1 비율로 입력 전압의 곱)과 정확한 결과를 얻으려면 R1 및 R2에 대해 규정된 값을 갖는 정밀 저항기가 필요합니다. 사용되어야한다. 특히, 이 회로에 의해 출력 위상이 반전됩니다. 출력 전압은 다음과 같습니다.

VOUT = - (VIN x 꺼짐)

여기서 Av는 R1 및 R2에 의해 결정된 이득입니다. VOUT 및 VIN은 각각 출력 및 입력 전압입니다.

위의 그림 10에서 볼 수 있듯이 R2가 가변 저항(전위차계)이면 곱셈 상수를 변경할 수 있습니다. 제어 샤프트 주위에 다양한 공통 이득에 대한 표시가 있는 보정 다이얼을 장착할 수 있습니다. 곱셈 상수는 보정된 판독값을 사용하여 이 다이얼에서 직접 읽을 수 있습니다.

적분기

연산 증폭기는 반전 입력이 커패시터를 통해 출력과 결합될 때 최소한 이론적으로 적분기로 기능합니다.

위의 그림 11에 표시된 것처럼 DC 안정성을 유지하려면 이 커패시터 양단에 병렬 저항을 연결해야 합니다. 이 회로는 입력 신호를 통합하기 위해 다음 관계를 구현합니다.

R2의 값은 다음과 같이 연산 증폭기 매개변수와 일치하도록 선택해야 합니다.

VOUT = R2/R1 x VIN

차별화 요소

미분기 연산 증폭기 회로는 반전 입력에 연결되는 입력 라인의 커패시터와 이 입력을 출력에 연결하는 저항을 포함합니다. 그러나 이 회로에는 명확한 한계가 있으므로 위의 그림 12와 같이 저항과 커패시터를 병렬로 설정하는 것이 좋습니다.

다음 방정식은 이 회로의 성능을 결정합니다.

VOUT = - (R2 x C1) dVIN/dt

로그 증폭기

기본 회로(위의 그림 13)는 NPN 트랜지스터와 연산 증폭기를 사용하여 입력의 로그에 비례하는 출력을 생성합니다.

VOUT = (- k 로그₁₀ ) 금/금_영형

기본적인 안티 로그 증폭기로 작동하는 '반전' 회로가 아래 다이어그램에 나와 있습니다. 일반적으로 커패시터는 낮은 값(예: 20pF)입니다.

오디오 앰프

연산 증폭기는 본질적으로 dc 증폭기이지만 ac 애플리케이션에도 적용될 수 있습니다. 간단한 오디오 증폭기는 위의 그림 14에 나와 있습니다.

오디오 믹서

오디오 증폭기의 수정이 이 회로에 나와 있습니다(위의 그림 15). 그림 5에서 가산기 회로와 어떻게 유사한지 확인할 수 있습니다. 서로 다른 입력 신호가 혼합되거나 병합됩니다. 각 입력 신호의 입력 전위차계는 레벨 조정을 허용합니다. 따라서 출력에서 서로 다른 입력 신호의 상대적 비율은 사용자가 조정할 수 있습니다.

신호 분배기

위의 그림 16에서 볼 수 있는 신호 스플리터 회로는 믹서와 정반대입니다. 단일 출력 신호는 다양한 입력을 공급하는 여러 개의 동일한 출력으로 나뉩니다. 이 회로를 사용하여 여러 신호 라인을 서로 분리합니다. 필요한 레벨을 조정하기 위해 각 출력 라인에는 별도의 전위차계가 포함되어 있습니다.

전류 변환기에 대한 전압

위의 그림 17에 제시된 회로는 부하 임피던스 R2와 R1이 동일한 전류 흐름을 경험하게 합니다.

이 전류 값은 입력 신호 전압에 비례하고 부하와 무관합니다.

그러나 비반전 단자에 의해 제공되는 높은 입력 저항으로 인해 전류는 상대적으로 낮은 값이 됩니다. 이 전류는 VIN/R1에 정비례하는 값을 갖는다.

전류-전압 변환기

출력 전압이 IIN x R2이고 설계(위의 그림 18)가 사용되는 경우 입력 신호 전류는 피드백 저항 R2를 통해 직선으로 흐를 수 있습니다.

다시 말해서 입력 전류가 비례 출력 전압으로 변환됩니다.

반전 입력에서 생성된 바이어스 회로는 전류 흐름에 대한 하한을 설정하여 전류가 R2를 통과하는 것을 방지합니다. '잡음'을 제거하기 위해 그림과 같이 이 회로에 커패시터를 추가할 수 있습니다.

현재 소스

위의 그림 19는 연산 증폭기를 전류 소스처럼 사용하는 방법을 보여줍니다. 저항 값은 다음 방정식을 사용하여 계산할 수 있습니다.

R1 = R2

R3 = R4 + R5

출력 전류는 다음 공식을 사용하여 평가할 수 있습니다.

입출력 = (R3 x VIN) / (R1 x R5)

멀티바이브레이터

멀티 바이브레이터로 사용하기 위해 연산 증폭기를 조정할 수 있습니다. 위의 그림 20은 두 가지 기본 회로를 보여줍니다. 왼쪽 상단의 디자인은 다음과 같이 주파수가 제어되는 자유 실행(안정적인) 멀티바이브레이터입니다.

구형파 펄스 입력에 의해 활성화될 수 있는 단안정 멀티바이브레이터 회로는 오른쪽 아래 다이어그램에서 볼 수 있습니다. 제공된 구성 요소 값은 CA741 연산 증폭기에 대한 것입니다.

구형파 발생기

위의 그림 21은 연산 증폭기를 중심으로 한 기능적 구형파 발생기 회로를 보여줍니다. 이 구형파 발생기 회로는 아마도 가장 간단한 회로일 수 있습니다. 연산 증폭기 자체 외에 외부 저항 3개와 커패시터 1개만 있으면 됩니다.

회로의 시정수(출력 주파수)를 결정하는 두 가지 주요 요소는 저항 R1과 커패시터 C1입니다. 그러나 R2 및 R3 기반 포지티브 피드백 연결도 출력 주파수에 영향을 미칩니다. 방정식은 종종 다소 복잡하지만 특정 R3/R2 비율에 대해 더 간단하게 만들 수 있습니다. 예시:

R3/R2 ≈ 1.0이면 F ≈ 0.5/(R1/C1)

또는,

R3/R2 ≈ 10이면 F ≈ 5/(R1/C1)

가장 실용적인 방법은 이러한 표준 비율 중 하나를 사용하고 R1 및 C1 값을 변경하여 필요한 주파수를 얻는 것입니다. R2 및 R3에 대해, 통상적인 값이 사용될 수 있다. 예를 들어, R2 = 10K 및 R3 = 100K인 경우 R3/R2 비율은 10이 됩니다. 따라서 다음과 같습니다.

F = 5/(R1/C1)

대부분의 경우 필요한 빈도를 이미 알고 있으므로 적절한 구성 요소 값만 선택하면 됩니다. 가장 간단한 방법은 먼저 합리적으로 보이는 C1 값을 선택한 다음 방정식을 재정렬하여 R1을 찾는 것입니다.

R1 = 5/(F x C1)

우리가 찾고 있는 1200Hz 주파수의 일반적인 예를 살펴보겠습니다. C1이 0.22uF 커패시터에 연결된 경우 R1은 다음 공식과 같은 값을 가져야 합니다.

R1 = 5/(1200 x 0.00000022) = 5/0.000264 = 18.940Ω

대부분의 애플리케이션에서 일반적인 18K 저항을 사용할 수 있습니다. 아래 그림 22와 같이 이 회로의 유용성과 적응성을 높이기 위해 R1과 직렬로 전위차계를 추가할 수 있습니다. 이를 통해 출력 주파수를 수동으로 조정할 수 있습니다.

이 회로의 경우 매우 동일한 계산이 사용되지만 R1의 값은 고정 저항 R1a와 전위차계 R1b의 조정된 값의 직렬 조합과 일치하도록 변경됩니다.

R1 = R1a + R1b

R1 값이 0으로 떨어지지 않도록 고정 저항이 삽입됩니다. 출력 주파수의 범위는 R1a의 고정 값과 R1b의 가장 높은 저항에 의해 결정됩니다.

가변 펄스 폭 발생기

구형파는 완전히 대칭입니다. 구형파 신호의 듀티 사이클은 전체 사이클 시간에 대한 하이 레벨 시간의 비율로 정의됩니다. 구형파는 정의에 따라 듀티 사이클이 1:2입니다.

두 개의 구성 요소만 추가하면 이전 섹션의 구형파 생성기를 구형파 생성기로 변환할 수 있습니다. 위의 그림 23은 업데이트된 회로를 보여줍니다.

다이오드 D1은 음의 반주기에서 R4를 통한 전류의 통과를 제한합니다. R1과 C1은 다음 방정식으로 표현된 시간 상수를 구성합니다.

T1 = 5/(2C1 x R1)

그러나 양의 반주기에서 다이오드는 전도가 허용되고 C1과 함께 R1 및 R4의 병렬 조합은 다음 계산과 같이 시간 상수를 정의합니다.

T2 = 5/(2C1((R1 R4)/(R1 + R4)))

전체 주기 길이는 두 개의 반주기 시간 상수의 합계입니다.

Tt = T1 + T2

출력 주파수는 전체 주기의 총 시간 상수의 역수입니다.

F = 1/Tt

여기에서 듀티 사이클은 1:2와 같지 않을 것입니다. 왜냐하면 사이클의 상위 및 하위 레벨 섹션에 대한 시간 상수가 다르기 때문입니다. 결과적으로 비대칭 파형이 생성됩니다. R1 또는 R4를 조정 가능하거나 둘 다 조정할 수 있지만 그렇게 하면 출력 주파수와 듀티 사이클이 모두 변경된다는 점에 유의하십시오.

사인파 발진기

아래 그림 24와 같은 사인파는 모든 교류 신호 중 가장 기본적인 신호입니다.

이 극도로 순수한 신호에는 고조파 성분이 전혀 없습니다. 사인파에는 단 하나의 기본 주파수가 있습니다. 사실, 완전히 순수하고 왜곡이 없는 사인파를 생성하는 것은 다소 어렵습니다. 고맙게도 연산 증폭기를 중심으로 구축된 발진기 회로를 사용하면 최적의 파형에 거의 근접할 수 있습니다.

위의 그림 25는 연산 증폭기를 통합한 기존의 사인파 발진기 회로를 보여줍니다. 대역 제거(또는 노치) 필터 역할을 하는 트윈 T 회로는 피드백 네트워크 역할을 합니다. 커패시터 C1과 저항기 R1 및 R2는 하나의 T를 구성하고 C2, C3, R3 및 R4는 다른 T를 구성합니다. 회로도에는 반전이 있습니다. 이 회로가 제대로 작동하려면 구성요소 값에 다음 관계가 있어야 합니다.

다음 공식은 출력 주파수를 결정합니다.

F = 1/(6.28 x R1 x C2)

R4의 값을 변경하여 Twin-T 피드백 네트워크 튜닝을 약간 조정할 수 있습니다. 일반적으로 이것은 작은 트리머 전위차계일 수 있습니다. 전위차계는 가장 높은 저항으로 설정된 다음 회로가 진동 직전까지 맴돌 때까지 점차 감소합니다. 저항을 너무 낮게 조정하면 출력 사인파가 손상될 수 있습니다.